FPGA低功耗的设计思路有哪些

FPGA器件的一个比较特别的现象是其上电瞬间的电流比较大，有的时候甚至大于芯片正常工作的电流，这是因为FPGA内部的逻辑和互连线资源(SRAM工艺)在上电的瞬间处于不确定状态，发生电流冲突的结果。

　　如果用户在设计的时候没有考虑到这个上电瞬间的打电流，电源模块不能够提供这么大的电流，芯片在上电过程中会出现上电曲线不单调的问题，导致器件上电失败，以至于芯片无法正常工作。一般在器件手册中会给出这个上电电流值。

　　FPGA在正常工作中，其消耗的总功耗由器件的静态功耗、动态功耗和IO功耗构成。静态功耗也叫待机功耗(standbypower)，是芯片处于上电状态，但是内部电路没有工作(也是内部电路没有翻转)时消耗的功耗;而所谓动态功耗是指由于内部电路翻转所消耗的功耗;IO功耗是IO翻转时，对外部负载电容进行充放电所消耗的功耗。

　　如下式：

　　总功耗=静态功耗+动态功耗+IO功耗

　　芯片的静态功耗是芯片处于待机状态下所消耗的功耗，它主要由芯片内部的漏电流产生。在高速的40nm器件中(如straticIV)，芯片的漏电流相对来说较大，因此静态功耗成为主要的电源功耗，也叫漏电功耗(leakagepower)。

　　静态功耗有一个显著的特点，是它随着器件结温(junctiontemperature，TJ)的变化而变化较大。TJ越大，功耗越大;TJ越小，功耗越小，如下图所示。因此，控制芯片的结温可以有的控制芯片的静态功耗。

　　FPGA设计的总功耗包括静态功耗和动态功耗两个部分。其中，静态功耗是指逻辑门没有开关活动时的功率消耗，主要由泄漏电流造成的，随温度和工艺的不同而不同。静态功耗主要取决于所选的FPGA产品。

　　动态功耗是指逻辑门开关活动时的功率消耗，在这段时间内，电路的输入输出电容完成充电和放电，形成瞬间的轨到地的直通通路。与静态功耗相比，通常有许多方法可降低动态功耗。

　　采用正确的结构对于设计是重要的，新的FPGA是90nm的1.2 V器件，与先前产品相比可降低静态和动态功耗，且FPGA制造商采用不同的设计技术进一步降低了功耗，平衡了成本和性能。这些90nm器件都改变了门和扩散长度，化了所需晶体管的开关速率，采用低K值电介工艺，不仅了性能还降低了寄生电容。结构的改变，如增强的逻辑单元内部互连，可实现更强大的功能，而无需更多的功耗。StraTIx II更大的改变是采用了六输入查找表(LUT)架构，能够通过更有的资源利用，实现更快速、低功耗的设计。

　　除常规的可重配置逻辑外，FPGA正集成更多的用电路。的PLD集成了门的乘法器、DSP模块、可变容量RAM模块以及闪存等，这些用电路为FPGA提供了高的功能。总体上看，采用这些模块节约了常规逻辑资源并增加了系统执行的速度，同时可以减少系统功耗。因此更高的逻辑率也意味着能够实现更小的器件设计，并进一步降低静态功耗和系统成本。

　　不同供应商所提供的IP内核对于低功耗所起的作用各有侧重。选择正确的内核对高设计至关重要，有的产品将注意力集中在空间、性能和功耗的平衡上。某些供应商提供的IP内核具有多种配置(如Altera的Nios II嵌入式处理器内核采用快速、标准和经济等三种版本)，用户可根据自己的设计进行选择。例如，如果一个处理器在同一个存储分区中进行多个不同调用，则采用带板载缓存的Nios II/f比从片外存储器访问数据的解决方案节约更多功耗。

　　如果用户能够从多种I/O标准中进行选择，则低压和无端接(non-terminated)标准通常利于降低功耗，任何电压的降低都会对功耗产生平方的果。静态功耗对于接口标准特别重要，当I/O缓冲器驱动一个高电平信号时，该I/O为外部端接电阻提供电压源;而当其驱动低电平信号时，芯片所消耗的功率则来自外部电压。差分I/O标准(如典型值为350 mV的低开关电压LVDS)可提供更低的功耗、更佳的噪声边缘、更小的电磁干扰以及更佳的整体性能。